SOC工程师（时钟复位方向）
岗位摘要
主导SoC芯片级时钟架构规划，制定时钟树方案，包括全局时钟分布、分频/门控策略及低功耗时钟切换等；实现DFS、DVFS、AVFS等技术的方案制定和RTL设计，支持芯片功耗优化，解决时钟切换时的毛刺及处理器di/dt等问题
岗位职责
- 主导SoC芯片级时钟架构规划，制定时钟树方案，包括全局时钟分布、分频/门控策略及低功耗时钟切换等
- 实现DFS、DVFS、AVFS等技术的方案制定和RTL设计，支持芯片功耗优化，解决时钟切换时的毛刺及处理器di/dt等问题
- 定义时钟约束（SDC），协同后端团队实现时钟树综合与优化
- 负责SoC芯片的复位架构设计，包括全局复位、局部复位及多电源域复位策略
- 定义复位源（上电复位、看门狗复位、软件复位等）及其优先级管理
- 定义复位时序约束（SDC），确保复位路径满足时序要求
- 与模拟工程师合作，完成高性能PLL/DLL的架构设计和实现
- 集成PLL/DLL/时钟发生器等IP，支持芯片整个开发流程
- 完成RTL编码、SDC/UPF开发，以及LINT/CDC/RDC/GCA/CLP/FM等检查流程
- 提供时钟相关的时序收敛和功耗分析支持
任职要求
- 硕士及以上学历，微电子/电子工程/计算机相关专业
- 3年以上数字IC前端设计经验
- 至少参与过1个量产级SoC项目的时钟子系统设计（需说明工艺节点，如7nm/12nm）
- 熟悉PLL/DLL的架构设计，包括鉴相器、环路滤波器、压控振荡器等关键模块
- 精通时钟域划分，熟悉常见CDC问题（如亚稳态、数据一致性）
- 掌握时钟约束（SDC）编写与静态时序分析（STA），熟练使用PrimeTime或Tempus
- 熟悉SpyGlass、CDC、RDC、CLP或同类EDA工具
- 优先考虑参与过PLL/DLL/时钟发生器等IP开发，熟悉此类IP工作原理和设计要求者
- 优先考虑熟悉时钟抖动（Jitter）建模、仿真方法和测试者
福利待遇
- 薪资范围25K–50K，共16薪
- 工作地点位于北京朝阳区望京国际研发园
工作地址
北京朝阳区望京国际研发园I