芯片互联架构师（Switch芯片与网络系统）
岗位摘要
主导高性能Switch芯片的硬件架构设计，包括交换内核微架构、共享缓存/Crossbar选型、端口速率规格制定及多芯片级联扩展方案；研究NVLink、InfiniBand、RoCE v2、CXL、UALink、UEC等协议，评估其在芯片内的硬件实现代价，主导自研协议栈的硬件加速引擎规划
岗位职责
- 主导高性能Switch芯片的硬件架构设计，包括交换内核微架构、共享缓存/Crossbar选型、端口速率规格制定及多芯片级联扩展方案
- 研究NVLink、InfiniBand、RoCE v2、CXL、UALink、UEC等协议，评估其在芯片内的硬件实现代价，主导自研协议栈的硬件加速引擎规划
- 建立芯片级联合性能模型，对Buffer架构、VoQ队列管理、调度算法及PFC死锁预防机制进行量化分析，为芯片PPA取舍提供依据
- 与物理层团队确定SerDes速率与FEC策略适配方案，与软件团队设计软硬件一体的集合通信加速方案，将硬件特性通过API暴露给上层
- 跟踪Chiplet互联、硅光子/CPO、光计算互连等前沿技术，制定芯片及互联技术路线图
任职要求
- 计算机科学、电子工程或相关领域硕士及以上学历，博士优先
- 10年以上高性能交换芯片（Switch ASIC）或网络处理芯片一线架构经验，具备主导多次成功流片并实现商用的完整经历
- 精通Shared Memory、Crossbar、CLOS交换等微架构，掌握Parser/Match-Action/DeParser Pipeline处理流程
- 深入理解VoQ架构、动态缓存分配及PFC在芯片中的微架构实现与死锁预防机制
- 熟悉112G/224G SerDes技术、FEC机制及其对时延和带宽的影响
- 精通All-Reduce、All-to-All等集合通信模式对交换芯片硬件加速的需求
- 熟练使用C/C++/Python进行性能建模，具备SystemVerilog/SystemC硬件架构探索经验
- 加分项：拥有Chiplet/Die-to-Die互联（UCIe、BoW）芯片落地经验
- 加分项：具备网内计算或可编程数据平面（P4/Tofino）的硬件架构设计经验
- 加分项：拥有基于FPGA、Emulator或SystemC TLM环境搭建Switch芯片原型仿真平台的经验
- 加分项：在SIGCOMM、NSDI、ISCA、HPCA等顶会发表过相关论文或拥有核心专利
加分项
- 拥有Chiplet/Die
- Die互联（UCIe、BoW）的芯片落地经验
- 具备网内计算或可编程数据平面（P4/Tofino）的硬件架构设计经验
- 拥有搭建Switch芯片原型仿真平台的经验，如基于FPGA、Emulator或SystemC TLM环境，能够快速验证硬件架构关键特性
- 在SIGCOMM、NSDI、ISCA、HPCA、Hot Chips、Hot Interconnects等顶会发表过相关论文或拥有核心专利
- 刘梦杰 刚刚活跃
福利待遇
- 薪资范围：40,000–70,000元/月，共16薪
- 工作地点：北京朝阳区望京国际研发园
工作地址
北京朝阳区望京国际研发园101