返回岗位列表

大模型后训练实习生

查看原岗位

地点：上海薪资：薪资未公开日期：2026-07-20

岗位摘要

数据工程：构建和维护RTL（Verilog）指令微调数据集，包括spec→RTL对齐、功能验证数据生成、DPO偏好对构建；模型微调：基于MS-Swift/LLaMA-Factory等框架，对Qwen2.5-Coder等开源代码模型进行SFT/DPO/GRPO后训练

岗位职责

数据工程：构建和维护RTL（Verilog）指令微调数据集，包括spec→RTL对齐、功能验证数据生成、DPO偏好对构建
模型微调：基于MS-Swift/LLaMA-Factory等框架，对Qwen2.5-Coder等开源代码模型进行SFT/DPO/GRPO后训练
评估体系搭建：搭建和维护GenBen、VerilogEval等基准测试评估pipeline，集成Yosys综合+Verilator仿真
实验迭代：跟踪RTL-LLM前沿论文（RTLCoder、VeriCoder、VeriRL、ChatSVA等），复现并改进关键方法
RTL Review探索：参与SVA自动生成、Bug Detection等RTL Review能力的研究与实现

任职要求

计算机/电子/微电子/人工智能相关专业，硕士或高年级本科生
熟悉Python，有Linux环境开发经验
了解Transformer架构和LLM基本概念（tokenization、attention、fine-tuning）
有较强的学习能力和自驱力，能独立阅读英文论文
了解Verilog/SystemVerilog基础语法，能读懂RTL代码（加分项）
有LLM微调经验（LoRA、SFT、RLHF等），熟悉HuggingFace生态（加分项）
有芯片验证/数字电路设计经验（UVM、testbench编写等）（加分项）
了解DeepSpeed分布式训练（ZeRO-1/2/3）（加分项）
有强化学习（PPO/GRPO/DPO）相关知识或实践经验（加分项）
了解Yosys、Verilator等开源EDA工具（加分项）

加分项

了解 Verilog/SystemVerilog 基础语法，能读懂 RTL 代码
有 LLM 微调经验（LoRA、SFT、RLHF 等），熟悉 HuggingFace 生态
有芯片验证/数字电路设计经验（UVM、testbench 编写等）
了解 DeepSpeed 分布式训练（ZeRO-1/2/3）
有强化学习（PPO/GRPO/DPO）相关知识或实践经验
了解 Yosys、Verilator 等开源 EDA 工具

福利待遇

参与前沿大模型与芯片设计交叉领域研究
接触并实践RTL代码生成与验证的最新技术
使用大规模GPU集群进行模型训练与实验
与资深研究员和工程师合作，积累行业经验
灵活的工作时间与远程协作机会