PCIe设计/集成工程师
岗位摘要
与SOC及PD团队合作，交付高质量的PCIe/DDR/UCIe子系统SDC，协助完成时序迭代与收敛，完成CDC/lint等各项RTL签收，并实现子系统内的功能性ECO；针对PCIe/DDR/UCIe的特殊设计需求，完成SDC各项签收工作及特殊时序检查
岗位职责
- 与SOC及PD团队合作，交付高质量的PCIe/DDR/UCIe子系统SDC，协助完成时序迭代与收敛，完成CDC/lint等各项RTL签收，并实现子系统内的功能性ECO
- 针对PCIe/DDR/UCIe的特殊设计需求，完成SDC各项签收工作及特殊时序检查
- 从设计角度深入理解PCIe/DDR/UCIe的时钟结构、时钟关系、频率计算及CDC关系，协助PD高质量完成布图规划、时序收敛及前端相关签收
- 根据项目需求，不局限于集成与签收，参与完成PCIe子系统的各项集成与设计工作
- 参与设计工作时，支持DV团队完成功能特性验证，做好覆盖率签收
- 参与设计工作时，支持在Emulation平台上完成功能验证及系统级测试，与各层软件部门密切合作
- 参与设计工作时，支持测试部门完成PCIe子系统的上电调试及回片后各项测试，推动PCIe量产
任职要求
- 参与过至少2个16nm及以下工艺的大型SOC项目的设计/集成/RTL签收工作
- 对复杂大型芯片的全套设计流程有概念性了解，尤其具备中后端经验（RTL、DFT、综合、RTL签收、布图规划、PD、Tapeout前签收）
- 熟练掌握Verilog硬件描述语言
- 对STA和CDC有较深入掌握，最好具备多时钟域复杂高速系统的综合与时序分析经验
- 熟练掌握主流SDC及Tcl语法，熟练使用一种主流综合工具、CDC签收工具及时序签收工具
- 能够从设计角度独立分析并收敛时序报告、CDC/lint报告及其他签收报告，给出修改设计/SDC/CDC控制文件的解决方案，持续驱动问题收敛
- 具备较强的文本处理脚本编写能力，自驱分析解决实际问题，注重团队合作与结果导向
- 具备2年以上高速接口（PCIe Gen3及以上/DDR/HBM/DisplayPort/USB3.2及以上/10Gb以太网及以上）的综合/CDC/RTL签收及PD合作经验
- 具备良好的沟通能力与跨团队协作能力，思维严谨，具备抗压能力
福利待遇
- 薪资范围：35K–65K，共15薪
- 工作地点：上海闵行区临港浦江科技广场
工作地址
上海闵行区临港浦江科技广场16号楼