DDR集成设计工程师
岗位摘要
负责SoC中DDR子系统的设计、集成与调试，包括DDR Controller、PHY及相关子模块的系统级集成；主导或参与DDR bring-up全流程，覆盖仿真、FPGA/EMU验证、硅后调试等阶段，定位并解决功能与性能问题
岗位职责
- 负责SoC中DDR子系统的设计、集成与调试，包括DDR Controller、PHY及相关子模块的系统级集成
- 主导或参与DDR bring-up全流程，覆盖仿真、FPGA/EMU验证、硅后调试等阶段，定位并解决功能与性能问题
- 参与SoC级性能分析与调优，围绕带宽、时延、QoS、功耗等指标对DDR相关参数与架构进行优化
- 协同前端、验证、后端团队，推动DDR子系统在SoC中的稳定落地，保障项目进度与质量
- 参与DDR相关技术方案评估，支持GPU等不同业务场景对存储系统的需求
任职要求
- 微电子、电子工程等相关专业，硕士及以上学历
- 3年以上芯片前端设计经验，有完整DDR流片量产经验者优先
- 精通Verilog/SystemVerilog，熟悉SoC顶层集成流程及AXI/AHB/APB等片上总线协议
- 熟悉时钟复位架构、跨时钟域处理、时序分析与时序收敛
- 熟练使用VCS、Verdi、DC、PT、VC-Spyglass等EDA工具
- 具备独立定位并解决时序、协议交互、高速传输等复杂问题的能力
福利待遇
- 薪资范围：30,000–60,000元/月，共16薪
- 工作地点：北京朝阳区望京国际研发园或武汉
工作地址
北京朝阳区望京国际研发园I