返回岗位列表

SOC工程师（CRG方向）

查看原岗位

地点：北京薪资：25-40K 日期：2026-05-08

岗位摘要

主导SoC芯片级时钟架构规划，制定Clock Tree方案包括全局时钟分布、分频/门控策略、低功耗时钟切换等；实现DFS、DVFS、AVFS等技术方案与RTL设计，支持芯片功耗优化，解决时钟切换时的glitch及处理器di/dt等问题

岗位职责

主导SoC芯片级时钟架构规划，制定Clock Tree方案包括全局时钟分布、分频/门控策略、低功耗时钟切换等
实现DFS、DVFS、AVFS等技术方案与RTL设计，支持芯片功耗优化，解决时钟切换时的glitch及处理器di/dt等问题
定义时钟约束（SDC），协同后端团队完成时钟树综合与优化
负责SoC芯片复位架构设计，包括全局复位、局部复位、多电源域复位策略及复位源优先级管理
定义复位时序约束（SDC），确保复位路径满足时序要求
与模拟工程师合作完成高性能PLL/DLL架构设计与实现，集成PLL/DLL/时钟发生器等IP
完成RTL Coding、SDC/UPF开发，执行LINT/CDC/RDC/GCA/CLP/FM等检查流程
提供时钟相关时序收敛（Timing Closure）和功耗分析支持

任职要求

硕士及以上学历，微电子/电子工程/计算机专业，3年以上数字IC前端设计经验
至少参与过1个量产级SoC项目的时钟子系统设计，需说明工艺节点如7nm/12nm
熟悉PLL/DLL架构设计，包括鉴相器（PD）、环路滤波器（LF）、压控振荡器（VCO）等关键模块
精通时钟域划分，熟悉常见CDC问题如亚稳态、数据一致性等
掌握时钟约束（SDC）编写与时序分析（STA），熟练使用PrimeTime或Tempus
熟悉SpyGlass、CDC、RDC、CLP或同类工具
优先考虑参与过PLL/DLL/时钟发生器等IP开发，熟悉其工作原理和设计要求
优先熟悉时钟抖动（Jitter）建模、仿真方法和测试验证

福利待遇

薪酬优厚，25-40K·16薪，提供具有竞争力的薪资待遇
扁平化管理，团队氛围开放，成长空间大
公司处于高速发展阶段，能够接触前沿芯片设计与先进工艺节点
提供系统化技术培训与资深工程师指导，利于技术深耕
完善的五险一金及商业保险保障，带薪年假及节假日福利

工作地址

北京朝阳区望京国际研发园H座2层