RTL设计工程师——互连与网络数据通路
岗位摘要
负责主要基于分组的互连和网络组件的微架构、RTL设计与交付，包括NoC fabric、交换机、路由器、桥接器、协议适配器、仲裁器、队列、调度器、缓冲区和流量管理逻辑；设计路由、仲裁、排序、流控、拥塞管理、服务质量、分组调度、缓冲和性能监控机制
岗位职责
- 负责主要基于分组的互连和网络组件的微架构、RTL设计与交付，包括NoC fabric、交换机、路由器、桥接器、协议适配器、仲裁器、队列、调度器、缓冲区和流量管理逻辑
- 设计路由、仲裁、排序、流控、拥塞管理、服务质量、分组调度、缓冲和性能监控机制
- 为scale-up与scale-out系统开发片上/片外接口、协议桥接以及定制网络协议或协议扩展
- 执行大量直接的微架构、SystemVerilog编码、仿真与调试工作
- 与架构和性能团队协作分析流量模式、识别瓶颈，并在真实负载下优化延迟、带宽、公平性和利用率
- 与验证团队合作制定覆盖率计划、断言、压力场景和调试策略，以应对高度并发的分组与fabric行为
- 与物理设计团队合作进行布局感知设计、流水线策略、时序收敛、功耗、面积和物理拥塞优化
- 与固件、软件、验证和硅后团队协作，支持流片启动和量产就绪
- 推动涉及网络、接口协议和硅IP的第三方合作，同时保持设计质量和执行责任
- 通过架构与设计评审、文档、指导和可复用RTL方法学提供技术领导力
任职要求
- 具有丰富的行业经验，近期亲手负责复杂网络、分组处理或分组交换互连RTL
- 在以下一个或多个领域展现出网络专业知识：以太网交换、NIC/SmartNIC/DPU数据通路、网络加速器、RDMA/RoCE、InfiniBand、流量管理或定制scale-up/scale-out传输
- 深入掌握Verilog/SystemVerilog以及干净、参数化、生产级RTL开发
- 拥有从需求、微架构到流片和硅启动，负责主要RTL模块或SoC子系统的出色记录
- 具有设计队列、仲裁器、调度器、缓冲区和流量管理逻辑的经验