高速接口设计/集成/RTL签收工程师
岗位摘要
与SOC人员和物理设计团队合作，交付高质量的PCIe/DDR/UCIe子系统SDC，协助完成时序迭代与收敛；完成PCIe/DDR/UCIe子系统的CDC、lint等各项RTL签收工作
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岗位职责
- 与SOC人员和物理设计团队合作，交付高质量的PCIe/DDR/UCIe子系统SDC，协助完成时序迭代与收敛
- 完成PCIe/DDR/UCIe子系统的CDC、lint等各项RTL签收工作
- 协助实现PCIe/DDR/UCIe子系统内的功能ECO
- 针对PCIe/DDR/UCIe的特殊设计需求，完成SDC签收和特殊时序检查
- 从设计角度理解PCIe/DDR/UCIe的时钟结构、频率计算、CDC关系等原理，并以此协助物理设计团队完成布局规划、时序收敛及前端相关签收
- 根据项目需求，参与完成PCIe子系统的各项集成和设计工作
- 若参与设计工作，需支持验证团队完成功能验证和覆盖率签收
- 若参与设计工作，需支持在仿真平台上完成功能验证和系统级测试，并与软件部门密切合作
- 若参与设计工作，需支持测试部门完成PCIe子系统的启动及回片后的各项测试，直至实现量产
任职要求
- 至少参与过2个16nm及以下工艺的大型SOC项目的设计、集成或RTL签收工作
- 对复杂大型芯片的全套设计流程有概念性了解，特别是偏中后端的经验，包括RTL、DFT、综合、RTL签收、布局规划、物理设计、流片前签收
- 熟练掌握Verilog语言
- 对静态时序分析和跨时钟域检查有较深入的掌握，最好具备多时钟域复杂高速系统的综合及时序分析经验
- 熟练掌握主流SDC及其他Tcl语法，熟练掌握一种主流的综合工具、CDC签收工具和时序签收工具
- 能主动从设计角度，闭环地分析和收敛各种时序报告、CDC报告、lint报告及其他签收报告，并能独立给出修改设计、SDC或CDC控制文件的解决方案，持续驱动问题收敛
- 具备较强的文本处理类脚本编写能力
- 具备自驱力、团队合作精神、实事求是和结果导向的工作态度
- 具备2年以上高速接口（如PCIe Gen3及以上、DDR、HBM、DisplayPort、USB3.2及以上、10Gb Ethernet及以上）的综合、CDC、RTL签收及与物理设计团队合作的经验
- 对静态时序分析、跨时钟域检查、lint、RTL签收有较深入的理解和项目经验
- 具备良好的沟通能力和跨团队协作能力
- 具备闭环思维、主动收敛、认真仔细和有抗压能力
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