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RTL与协同设计工程师（初级）

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地点：美国薪资：$250K-$460K 日期：2026-01-29

岗位摘要

为主要的加速器子系统生成干净、生产质量的微架构和RTL；参与架构研究，包括性能建模和可行性分析；与软件、模拟器和编译器团队合作，确保硬件/软件协同设计和工作负载适配；与DV和PD合作，确保功能正确性、时序收敛、面积/功耗目标以及干净的集成

岗位职责

为主要的加速器子系统生成干净、生产质量的微架构和RTL
参与架构研究，包括性能建模和可行性分析
与软件、模拟器和编译器团队合作，确保硬件/软件协同设计和工作负载适配
与DV和PD合作，确保功能正确性、时序收敛、面积/功耗目标以及干净的集成
构建和审查性能和功能模型，以验证设计意图
参与设计评审、文档编写以及整个硅生命周期的启动支持

任职要求

研究生水平的研究或行业经验，涉及计算机架构、AI/ML硬件-软件协同设计，包括工作负载分析、数据流映射或加速器算法优化
具备使用Verilog/SystemVerilog编写生产质量RTL的专业知识，并有交付复杂模块到流片的记录
有开发硬件设计模型或架构模拟器的经验，最好是针对AI/ML或高性能计算系统
熟悉行业标准设计工具（lint、CDC/RDC、综合、STA）和方法论
能够与架构、ML系统、编译器和验证团队跨职能合作
强大的问题解决能力，能够在从算法到电路的不同抽象层次上思考
对构建行业领先的大规模硬件系统充满热情

福利待遇

提供搬迁援助
采用混合工作模式，每周3天在办公室工作