EDA工具链数据架构师
岗位摘要
编写自动化脚本批量生成Verilog/SystemVerilog代码对，覆盖组合逻辑、时序逻辑、状态机、总线协议、IP核集成等完整设计层级；构建基于主流EDA工具（Vivado、Design Compiler等）的反馈闭环，将编译错误、综合报告和时序分析结果转化为带专家推理链的微调语料
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岗位职责
- 编写自动化脚本批量生成Verilog/SystemVerilog代码对，覆盖组合逻辑、时序逻辑、状态机、总线协议、IP核集成等完整设计层级
- 构建基于主流EDA工具（Vivado、Design Compiler等）的反馈闭环，将编译错误、综合报告和时序分析结果转化为带专家推理链的微调语料
- 设计评分标准和奖励信号，评估模型生成HDL代码的功能正确性、时序收敛性和面积功耗优化质量
- 构造包含时序违例、亚稳态、CDC错误等典型问题的负面样本库，训练模型的芯片设计Debug能力
- 与算法团队协作，将训练数据质量指标与模型能力提升直接关联，持续迭代数据质量
任职要求
- 精通Verilog/SystemVerilog/VHDL，3年以上芯片设计前端开发经验
- 熟练使用至少一款主流EDA工具链（Vivado/Quartus/Design Compiler/VCS/ModelSim）
- 具备EDA自动化脚本开发能力（TCL/Python），能构建批量仿真和综合流程
- 理解芯片设计全流程：RTL编码→功能仿真→逻辑综合→时序分析
- 良好的文档能力，能清晰标注设计决策的权衡逻辑
- 有SoC集成或ASIC/FPGA量产项目经验优先
福利待遇
- 具有竞争力的薪酬：30-60K·16薪
- 参与全球领先的AI大模型研发项目
- 与各领域资深工程师及算法团队紧密协作
- 技术前沿，发展空间大
- 长期持续演进的核心技术岗位
工作地址
北京海淀区蓟门壹号8楼
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