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SoC前端设计工程师（时钟与复位）

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地点：北京薪资：40-70K 日期：2026-03-03

岗位摘要

主导SoC芯片级时钟架构规划，制定全局时钟树、分频/门控及低功耗时钟切换方案；实现DFS/DVFS/AVFS技术RTL设计，解决时钟切换glitch与处理器di/dt问题；定义时钟SDC约束，协同后端完成时钟树综合与优化

岗位职责

主导SoC芯片级时钟架构规划，制定全局时钟树、分频/门控及低功耗时钟切换方案
实现DFS/DVFS/AVFS技术RTL设计，解决时钟切换glitch与处理器di/dt问题
定义时钟SDC约束，协同后端完成时钟树综合与优化
设计SoC复位架构，包括全局、局部及多电源域复位策略与优先级管理
定义复位源与复位时序约束，确保复位路径满足时序
与模拟工程师合作完成高性能PLL/DLL架构设计、集成及Clock Generator IP开发
完成RTL Coding、SDC/UPF、LINT/CDC/RDC/GCA/CLP/FM全流程检查
提供时钟时序收敛与功耗分析支持

任职要求

微电子/电子工程/计算机硕士及以上，3年以上数字IC前端设计经验
至少参与1个量产级SoC时钟子系统设计，熟悉7nm/12nm工艺节点
熟悉PLL/DLL架构，掌握PD、LF、VCO等关键模块设计
精通时钟域划分及CDC问题（亚稳态、数据一致性）
熟练使用PrimeTime或Tempus进行SDC编写与STA时序分析
熟悉SpyGlass、CDC、RDC、CLP等验证工具
有PLL/DLL/Clock Generator IP开发经验者优先
熟悉时钟抖动建模、仿真与测试方法

福利待遇

16薪，年薪40-70K，极具竞争力的薪酬包
参与先进GPU/AI芯片7nm流片，技术挑战大成长快
望京国际研发园甲级办公环境，地铁直达
弹性工作制，核心团队硕士博士占比高
五险一金、补充医疗、年度体检、节日福利齐全
免费下午茶、健身房、团建旅游、生日会不断

工作地址

北京朝阳区望京国际研发园I座