返回岗位列表

SOC时钟复位设计工程师

查看原岗位

地点：北京薪资：25-40K 日期：2026-03-03

岗位摘要

主导SoC芯片级时钟架构规划，制定全局时钟树、分频/门控及低功耗切换方案；实现DFS/DVFS/AVFS技术，解决时钟切换glitch与处理器di/dt问题；定义时钟与复位SDC约束，协同后端完成时钟树综合与优化

岗位职责

主导SoC芯片级时钟架构规划，制定全局时钟树、分频/门控及低功耗切换方案
实现DFS/DVFS/AVFS技术，解决时钟切换glitch与处理器di/dt问题
定义时钟与复位SDC约束，协同后端完成时钟树综合与优化
设计全局/局部/多电源域复位架构，管理复位源及优先级
集成PLL/DLL/Clock Generator等IP，完成RTL、SDC/UPF及LINT/CDC/RDC等检查
支持芯片时序收敛、功耗分析及全流程开发

任职要求

硕士及以上，微电子/电子工程/计算机专业，3年以上数字IC前端设计经验
至少参与1颗量产级SoC时钟子系统设计，熟悉7nm/12nm等工艺节点
熟悉PLL/DLL架构及PD/LF/VCO等关键模块设计
精通时钟域划分与CDC问题，掌握SDC编写与PrimeTime/Tempus时序分析
熟练使用SpyGlass、CDC、RDC、CLP等验证工具
有PLL/DLL/Clock Generator IP开发经验者优先
熟悉时钟Jitter建模、仿真与测试方法

福利待遇

16薪高绩效薪酬体系，25-40K月薪
北京望京核心科技园区办公环境
参与国产GPU独角兽前沿芯片项目
与顶尖模拟/数字团队深度合作，技术成长快

工作地址

北京朝阳区望京国际研发园1