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PCIe设计/集成工程师

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地点：上海薪资：30-50K 日期：2026-03-03

岗位摘要

与SOC及PD团队协作，交付高质量PCIe/DDR/UCIe子系统SDC，完成时序迭代与收敛；执行CDC、lint等RTL签收，实现子系统功能ECO；针对特殊需求完成SDC及专项时序检查签收

岗位职责

与SOC及PD团队协作，交付高质量PCIe/DDR/UCIe子系统SDC，完成时序迭代与收敛
执行CDC、lint等RTL签收，实现子系统功能ECO
针对特殊需求完成SDC及专项时序检查签收
深入理解时钟结构、频率与CDC关系，协助高质量floorplan及前端签收
参与子系统集成与设计，支持DV完成功能验证与覆盖率签收
在Emulation平台完成功能与系统级测试，协同软件部门
支持测试团队完成芯片回片后PCIe bring-up及量产测试

任职要求

至少2个16nm及以下工艺大型SoC设计/集成/RTL-signoff经验
熟悉从RTL到tapeout的全流程（综合、DFT、floorplan、PD等）
精通Verilog
深入掌握STA与CDC，有多时钟域高速系统时序分析经验
熟练使用主流SDC、Tcl及synthesis/CDC/timing签收工具
能独立分析并收敛时序/CDC/lint报告，提出设计或约束修改方案
自驱、结果导向，善于团队合作

加分项

有自己独立完成PCIe Gen3以上synthesis/PD，并成功tapeout经验是大
熟悉PCIe Gen3以上协议，并对某些PCIe feature有深入理解/设计经验是
有强烈愿望从综合/PD转前端设计的想法是很大的
认真仔细，并行多任务，抗压能力是大
马先生刚刚活跃

福利待遇

年薪15薪，30-50K月薪，绩效奖金
上海闵行区核心科技园区办公
参与顶尖AI芯片项目，技术成长空间大
与全球专家协作，扁平管理，快速决策

工作地址

上海闵行区壁仞科技