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GPU IP推理芯片设计工程师

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地点：北京薪资：40-70K 日期：2026-05-22

岗位摘要

负责GPU/AI推理芯片的子系统IP微架构顶层设计，定义各IP模块的功能边界、接口规范、数据通路与交互协议，建立统一的IP设计规范与技术基线；主导核心IP（Tensor Core、Scalar/Vector ALU、L1/Const Cache、全局调度器等）的微架构设计与优化，基于Transfo…

岗位职责

负责GPU/AI推理芯片的子系统IP微架构顶层设计，定义各IP模块的功能边界、接口规范、数据通路与交互协议，建立统一的IP设计规范与技术基线
主导核心IP（Tensor Core、Scalar/Vector ALU、L1/Const Cache、全局调度器等）的微架构设计与优化，基于Transformer、CV等推理场景的算子特征，制定性能、功耗、面积优化策略
负责跨IP模块的协同设计与系统级优化，解决IP间数据交互瓶颈、时序收敛难点与功能兼容性问题，保障端到端推理性能与能效比指标达成
参与各IP模块的RTL实现、功能仿真验证与性能评估，指导工程师解决设计与验证中的关键问题，把控IP交付质量与进度
建立推理芯片IP体系的性能评估模型与验证方法论，制定测试用例与benchmark标准，支撑IP设计的持续优化与迭代
与前端算法、后端实现、验证团队协同，推动IP微架构方案落地，输出技术文档
参与部门推理芯片IP roadmap制定，主导后续多代产品的IP架构演进规划，支撑部门长期技术竞争力构建

任职要求

硕士及以上学历，微电子、计算机、电子工程等相关专业，3年及以上GPU/AI芯片IP体系微架构设计经验，具备推理芯片或通用GPU多IP协同设计经验者优先
深入理解GPU/AI芯片的体系架构，熟悉计算IP（Tensor/Scalar/Vector Core）、存储IP（Cache/SPM）、控制IP（调度/分发）、互联IP（NoC/AXI）的设计原理与实现方法
熟练掌握Verilog/SystemVerilog RTL编码，具备从微架构方案到可流片RTL的完整开发经验
熟悉推理场景的算子特征（如GEMM、MatMul、注意力算子、卷积算子），了解不同算子对各IP模块的性能影响，具备从系统视角优化IP微架构的工程实践经验
熟悉ASIC设计全流程，具备时序收敛、功耗分析、面积优化的能力，熟悉DC、VCS、Verdi、Synopsys SpyGlass等EDA工具的使用
具备跨团队协同能力，能有效对接算法、验证、后端等团队，推动IP架构方案的落地实施

加分项

有 AI 推理芯片、NPU 或通用 GPU（如 AMD/NVIDIA/ARM Mali）的IP 体系流片经验，参与过已量产芯片的微架构设计与优化
具备低功耗、低时延推理芯片的设计经验，了解时钟门控、电源管理、动态调度等低功耗优化技术，能从 IP 微架构层面实现能效比提升
熟悉 AI 推理框架（如 TensorRT、ONNX Runtime、PyTorch），了解算子在硬件上的执行流程，能从软件
硬件协同视角优化 IP 微架构设计

福利待遇

具有竞争力的薪酬体系，40-70K·16薪
全额缴纳五险一金，福利待遇优厚
摩尔线程优质平台，技术氛围浓厚，职业发展空间大
与行业顶尖团队协作，参与前沿GPU/AI推理芯片设计
完善的培训体系与技术成长通道

工作地址

北京朝阳区望京国际研发园I座