3D架构师
岗位摘要
基于PPAC和STCO评估，定义3D架构并决定拆分方式（模块级die拆分、缓存/IO分离、标准单元级逻辑折叠）、各die工艺节点、die间带宽与时延预算、键合方式及互连密度；主导3D物理实现方案，包括垂直floorplan、IP/宏单元摆放、TSV与混合键合端子/bump map规划，以及跨die…
岗位职责
- 基于PPAC和STCO评估，定义3D架构并决定拆分方式（模块级die拆分、缓存/IO分离、标准单元级逻辑折叠）、各die工艺节点、die间带宽与时延预算、键合方式及互连密度
- 主导3D物理实现方案，包括垂直floorplan、IP/宏单元摆放、TSV与混合键合端子/bump map规划，以及跨die电源网络（PDN）规划
- 与EDA厂商和内部CAD团队共建3D设计流程，明确pseudo-3D与true-3D的取舍，输出设计规范与最佳实践
- 制定分层SDC、跨die I/O约束与多die corner组合策略，定义跨die时序收敛方法
- 牵头多die寄生提取、STA、DRC/LVS、IR/EM、热与SIPI签核，并与封装、热、可靠性团队共同确定热预算、功耗密度和应力/翘曲边界
- 对晶圆厂和封测厂（PDK、设计规则、键合与堆叠工艺能力）组织技术评审，识别并关闭良率、散热、测试等风险
任职要求
- 微电子、集成电路、计算机等相关专业硕士及以上学历；8年以上数字芯片后端或架构经验，其中至少一次3D/2.5D项目流片经验
- 熟悉按功能、带宽、功耗和热分布对SoC做die拆分，能量化评估拆分对时序、功耗、面积和成本的影响
- 熟悉先进工艺下从floorplan、布局布线、CTS到签核的完整流程；有TSV、混合键合端子或bump的规划经验，熟悉3D PDN与IR/EM分析
- 熟悉2.5D/3D设计流程与PDK，了解Cadence Integrity 3D-IC等主流3D EDA平台，能评估并推动流程落地
- 精通SDC与多die STA，理解跨die时钟、I/O延迟、corner组合和层次化约束管理
- 了解混合键合、TSV、SoIC/CoWoS类集成方案，了解热应力、翘曲和芯片-封装交互（CPI）对设计的影响
- 具备跨架构、后端、封装、热与工艺团队的沟通和技术决策能力，有带团队或技术评审经验
工作地址
上海闵行区临港浦江科技广场16号楼