DDR IP设计工程师
岗位摘要
参与LPDDR/HBM/3DRAM Controller等IP的架构设计与硬件实现优化，编写并维护微架构文档；完成各IP模块级架构设计及RTL实现，并参与支撑芯片开发全流程；完善验证计划，调试功能，分析并提升测试点覆盖率，直至最终验证收敛
岗位职责
- 参与LPDDR/HBM/3DRAM Controller等IP的架构设计与硬件实现优化，编写并维护微架构文档
- 完成各IP模块级架构设计及RTL实现，并参与支撑芯片开发全流程
- 完善验证计划，调试功能，分析并提升测试点覆盖率，直至最终验证收敛
- 完成时序收敛、面积优化、功耗优化及质量管控
- 与系统架构、软件团队合作，定义GPU MSS端到端的性能提升、功耗控制、面积优化及RAS特性
- 跟踪研究存储业界最新发展，完成新技术（如存内计算、数据一致性模型、HBM3/4/5、GDDR6/7、LPDDR5/6等）的实现、优化与创新
任职要求
- 具备3年以上芯片微架构编写/RTL编写/综合/形式验证/STA经验，熟悉IC开发全流程
- 熟练使用前端工具，如DC、Formality、PT、VCS等
- 熟练掌握AMBA总线（ACE/AXI）或其他总线（如Tilelink），了解一致性/非一致性总线互联概念及Cache、Memory工作原理
- 了解不同带宽与延迟需求的IP设计，熟悉总线设计与性能调优机制，如Reorder Buffer、Memory Interleave、QoS、Virtual Channel等
- 工作积极主动，善于思考与规划，具备良好的团队合作精神与沟通能力，思路清晰、工作严谨
- 有DDR等存储IP设计经验者优先
- 本科及以上学历
福利待遇
- 薪资范围：30,000–60,000元/月，共16薪
- 工作地点：西安雁塔区泰维智链中心
工作地址
西安雁塔区泰维智链中心-T2号楼T1栋