2nm 工艺、432GB HBM4 内存

AMD 在旧金山 Advancing AI 2026 大会上由 CEO 苏姿丰公布了 Instinct MI455X 加速器的详细规格。该 GPU 采用台积电 2nm 环绕栅极工艺，集成 3200 亿晶体管，通过先进封装技术将 4 个加速器复合芯粒堆叠在 Fabric 与缓存芯粒之上。其中，FCD 和 I/O Die 部分使用台积电 N3P 工艺制造，整体设计旨在提升功耗与性能平衡。

MI455X 基于全新 CDNA 5 架构，将基本构建单元更名为工作组处理器，数量维持 256 个。架构关键变革包括波前宽度从 64 位调整至 32 位，以改善指令延迟与寄存器压力。片上缓存层级也经过重构，不再使用大容量无限缓存，转而配备每 FCD 96MB、总计 192MB 的共享 L2 缓存，提升数据访问效率。

计算性能方面，MI455X 的理论峰值算力大幅提升。针对低精度推理格式，其 OCP MXFP4 性能可达 40.26 PFLOPS，理论上比前代 MI355X 快 4 倍。与英伟达 Rubin 对比，其 FP32 性能为 315 TFLOPS，在部分场景下明显高于对手。AMD 还改进了超越数学单元，吞吐量比 CDNA 4 翻倍，能加速 softmax 等关键 AI 函数。

内存系统是 MI455X 的显著优势。该加速器配备 12 堆栈 HBM4，提供 432GB 容量与 23.3 TB/s 带宽，远超英伟达首款 Rubin GPU 的 288GB 与 22 TB/s 规格。全新 Helios 机架级架构首次将 72 个 MI455X GPU 的显存整合进统一相干域，总容量达 31.1 TB，较英伟达 Vera Rubin 的 20.7 TB 高出 50%。结合改进的张量数据搬运单元与多播读取支持，AMD 专注于提升芯片数据移动效率。

AMD 通过 chiplet 设计在 XCD 上使用台积电 2N GAA 工艺，而 FCD 和 I/O Die 采用 N3P 工艺，有效提升功耗与性能。CDNA 5 架构的变革还包括工作组处理器命名和波前宽度调整，旨在改善指令延迟与寄存器压力。这些改进使 MI455X 在 AI 训练和推理场景中具备更强竞争力。

整体来看，MI455X 的发布标志着 AMD 在 AI 加速器领域迈出重要一步。凭借 432GB HBM4 内存、40.26 PFLOPS 峰值算力以及 Helios 机架架构，AMD 正直接对标英伟达的 NVL72 和 Rubin 方案。该产品预计将在数据中心和 AI 基础设施中发挥关键作用，推动行业竞争格局变化。

要点

• AMD Instinct MI455X 采用台积电 2nm 工艺，集成 3200 亿晶体管，配备 432GB HBM4 内存和 23.3 TB/s 带宽。
• 基于 CDNA 5 架构，MI455X 的 OCP MXFP4 性能达 40.26 PFLOPS，较前代 MI355X 提升 4 倍。
• 全新 Helios 机架架构可整合 72 个 GPU 显存，总容量 31.1 TB，较英伟达 Rubin 方案高出 50%。
• AMD 改进了缓存层级和波前宽度，以优化 AI 工作负载的数据移动效率。
• MI455X 在 FP32 性能上达到 315 TFLOPS，部分场景超越英伟达 Rubin。